2026-01-02
论文[1] 16相位延迟锁定环的道理框图(左)及芯片显微图(右)
论文[1] 事情于2.0/7.4GHz时的相位偏差测试图(左)及假锁定主动改正测试图(右)
南边科技年夜学及澳门年夜学结合造就的2019级博士生杨健为本论文第一作者，潘权传授为通信作者。本事情获得了国度天然科学基金、广东省天然科学基金、深圳市科技规划及澳门尤其行政区科技成长基金的撑持。
[1] J. Yang, Q. Pan*, J. Yin and P. -I. Mak, “A 2.0-to-7.4-GHz 16-Phase Delay-Locked Loop With a Sub-0.6-ps Phase-Delay Error in 40-nm CMOS,” IEEE Transactions on Microwave Theory and Techniques, vol. 71, no. 8, pp. 3596-3604, Aug. 2023.
论文链接：https://ieeexplore.ieee.org/document/10043178/?arnumber=10043178
VCSEL发射机
这项事情先容了一种用在垂直腔面发射激光器（VCSELs）的40纳米CMOS技能的四分之一速度4级脉冲幅度调制（PAM-4）发射机。它采用了基在温度计编码的架构，配备有2级前馈平衡器（FFE），以自力节制顶部/中间/底部（T/M/B）数据片断的增益及平衡强度，并彻底赔偿VCSEL的非线性特征。此外，于持续时间线性平衡器（CTLE）内嵌了一种预加剧电路，不仅可以减轻VCSEL对于上升及降落过渡的不合错误称相应致使的数据眼偏斜，还有可以扩大总体发射机带宽。光学丈量成果注解，于56-Gb/s PAM-4数据速度及2.05-pJ/bit效率下，提出的分段非线性赔偿方案将平均子眼高度/宽度及电平不匹配比（RLM）别离提高了14%/12%，而非对于称平衡技能将程度电平眼偏斜降低了63%。
论文[2] Tx线与VCSEL毗连的体系图和芯片测试成果
南科年夜-港科年夜结合造就博士生陈福栈为本文的第一作者，潘权传授为通信作者。
[2] F. Chen, C. Zhang, L. Wang, Q. Pan and C. P. Yue, "A 2.05-pJ/b 56-Gb/s PAM-4 VCSEL Transmitter with Piecewise Nonlinearity Compensation and Asy妹妹etric Equalization in 40-nm CMOS," ESSCIRC 2023- IEEE 49th European Solid State Circuits Conference (ESSCIRC), Lisbon, Portugal, 2023, pp. 373-376, doi: 10.1109/ESSCIRC59616.2023.10268794.
论文链接：https://ieeexplore.ieee.org/document/10268794
0.96–0.9-V的带有两级交织耦合偏差放年夜器的全集成的FVF LDO
全集成低压降稳压器（LDOs）于超年夜范围集成电路（VLSI）中因为设计成本低、占用面积小及电源按捺（PSR）能力好等特色而而具备吸引力。本事情运用于高速宽带通讯体系中。
本文提出了一种具备高增益的两级交织耦合偏差放年夜器（XCEA）的基在翻转电压追随器(FVF)的0.96–0.9-V全集成低压降稳压器（LDO）。所提出的XCEA布局降服了晶体管本征增益的约束，极年夜地提高了增益，并扩大了单元增益带宽(UGB)，同时也实现了更好的电源纹波按捺能力（PSR），负载调治能力及更快速的相应能力。为了降服低压降对于在输出真个功率P型MOS管(Mpass)负载能力的约束，并测定及评估PSR于差别回路中的机能，咱们经由过程给功率晶体管及运算放年夜器（EA）别离提供不相等的电源电压，使患上等效的压降增长，并可以别离丈量PSR的差别部门。此外，于这个设计中还有使用了滤波电容来提高不变性及PSR。
所设计的LDO采用28nm体CMOS工艺，耗损135µA静态电流，占用0.0017 妹妹2的有源面积，于20mA负载下具备27MHz的单元增益带宽（UGB）。于CL = 200 pF的环境下，对于在100 ps内从0mA升至20 mA的负载瞬态电流，所提出的LDO的相应时间为1.6ns，同时会伴有160mV的低冲。于所提出的高增益XCEA布局的帮忙下，总体PSR于10 kHz时为-38dB，于30 MHz时为-20dB。LDO的功率效率为93.1%。
论文[3]中LDO于高速发射机中的典型事情场景
论文[3]中所提出的LDO晶体管级道理图
论文[3]中与分隔的环路比拟计较所患上的PSR
南边科技年夜学潘权课题组科研助理徐东藩为本论文第一作者，潘权传授为通信作者。
[3]D. Xu, Y. Zhang, X. Luo, Z. Li and Q. Pan*, "A 0.96–0.9-V Fully Integrated FVF LDO With Two-Stage Cross-Coupled Error Amplifier," inIEEE Transactions on Circuits and Systems II: Express Briefs, vol. 70, no. 10, pp. 3757-3761, Oct. 2023, doi: 10.1109/TCSII.2023.3292397.
https://ieeexplore.ieee.org/document/10173676
一种基在28-nm CMOS工艺渡越时间带宽加强型光电探测器
今朝，短距高速光电通讯体系面对两个难题，即吸收端旌旗灯号的带宽的不足及高速光电吸收机的成本居高不下。高速光电探测器（Photodetector，PD）是光电吸收机的主要构成部门，可以或许将光旌旗灯号转换为电流旌旗灯号。比拟在采用Ge等元素制造的片外PD，基在CMOS尺度工艺的PD可以或许实现封装成本的年夜幅度降低，而且可以与吸收电机路集成于统一块芯片上，实现全集成的光电吸收机，但带宽仍旧是限定其成长的最要害的问题。CMOS PD的带宽重要受光生载流子的渡越时间及PN结RC参数的限定，于吸收电机路中经由过程使用前置及后置平衡技能，如前馈平衡器（FFE）、持续时间线性平衡器（CTLE）及讯断反馈平衡器（DFE），可以或许有用改善RC带宽。然而，很少有报导CMOS PD的传输时间带宽的改善。
论文提出了一种于尺度CMOS中制备的渡越时间带宽加强型PD。该光电探测器经由过程设置交错的P/N阱组成横向PN结，于接入反偏电压后可以或许为光生载流子提供较强的横向电场以加快载流子的运动。该PD于850-nm光的测试中实现了0.13-A/W的相应率及10.43GHz的渡越时间带宽。此外，将10Gb/s数据率的光旌旗灯号直接输入给该PD，可以或许得到的很是清楚的光学眼图。
论文[4]横向叉指加强型PW/DNW PD
论文[4]（a）PD的s参数测试及仿真（b）光学测试中PD的10Gb/s输出眼图
南边科技年夜学博士后周德为本论文第一作者，潘权传授为通信作者。本事情获得了国度天然科学基金、广东省天然科学基金、深圳市科技规划的撑持。
[4] D. Zhou, H. Wang, D. Zhan, Q. Pan, "Transit-time Enhanced Silicon Photodetector with Lateral lnterleaved P-well/N-well Junction in 28-nm CMOS Technology," in European Conference on Optical Co妹妹unications (ECOC), 2023.
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吴静涛与大家共同探讨了一个至关重要的话题：
