2025-12-28
论文2: 经由过程超低温CMOS尺度单位库及全主动设计到达4K温区下34%功耗降低及1.5倍DVFS效率晋升的双边压降要领 [2]
量子计较于解决传统计较机难以解决的繁杂问题上有着广漠远景。对于在超低温下量子比特的节制而言，事情于4K温区四周的超低温CMOS集成电路成为一种切实的解决方案，但其功耗被制冷机制冷功率严酷限定。于超低温CMOS节制器中，数字部门的功耗盘踞重要，而且跟着量子比特数量的不停增加，功耗问题将会日趋严重。
本论文经由过程使用CMOS晶体管于超低温下的高关断电压的特征，提出双边压降方案以充实使用4K温区下晶体管的压降潜力，从而年夜幅降低数字逻辑于超低温区的功耗。为适配双边压降方案，论文提出一种正常电压摆幅区间供电及双边压降区间摆幅供电逻辑门瓜代的电路布局，而且搭建一整套尺度单位库，并经由过程全主动设计流程，于40nm工艺节点实现了超低温RISC-V子体系芯片。于4K温区下，相对于在传统压降方式，双边压降取患上34%功耗降低及1.5倍DVFS(Dynamic Voltage and Frequency Scaling, 动态电压频率调治)效率晋升，这是初次使用超低温电压缩放潜力以最年夜化超低温数字体系DVFS效率的事情。
关在VLSI Symposium及ESSERC：
VLSI Symposium是与ISSCC、IEDM齐名的集成电路与半导体范畴第一流别集会，每一年都吸引着国际半导体业界及学术界的顶尖研究结果发表。该集会是由IEEE Solid-State Circuits Society, IEEE Electron Devices Society以和Japan Society of Applied Physics配合举办的高程度、高质量、高影响力的集成电路范畴国际学术集会，每一年轮流于美国及日本举办，搜集了来自工业界、学术界及当局机构的专家、学者到场，是揭示及会商集成电路与半导体范畴前沿技能的主要平台，具备广泛的影响力。
ESSERC是European Solid-State Electronics Research Conference，即欧洲固态电子集会的简称，是已往ESSDERC-ESSCIRC集会的延续, 是固态电路及固态器件高程度顶级集会之一。ESSERC为来自全世界规模内的浩繁专家学者及工业界研发职员提供了一个站于技能前沿与业界专家交流沟通的平台。
论文信息以下：
[1]Y. Zhu, Y. Lan, H. Li, H. Lyu, Z. Kong, J. Zhao, Y. Li, G. Wang, J. Li and L. Lin, "A 0.72nW, 0.006妹妹232kHz Crystal Oscillator with Adaptive Sub-Harmonic Pulse Injection from -40°C to 125°C in 22nm FDSOI", 2024 IEEE Symposium on VLSI Technology and Circuits (VLSI Technology and Circuits), Honolulu, HI, USA, 2024.
[2] H. Lyu, Z. Yang, B. Qiu, H. Li, Z. Kong, H. Yu, X. Wang, Y. Lan, Y. Zhu, S. Zhou, F. Zhou, K. Chen, J. Li, Y. Li, L. Lin, "Bi-Voltage Scaling via Cryo-CMOS Standard-Cell Library and Fully-Automated Design for 34% Power Reduction and 1.5× DVFS Efficiency Improvement at 4K", 2024 European Solid-State Electronic Research Conference (ESSERC), Bruges, Belgium, 2024. (accepted)
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吴静涛与大家共同探讨了一个至关重要的话题：
